SystemVerilog IDE의 Verilog 지원#

완전한 IEEE 1364 적합성을 암시하지 않고 지원되는 Verilog 프로젝트 파일을 열고, 편집하고, 저장하고, 탐색합니다.

한국어 번역 검토 중 기술적 의미가 충돌하는 경우 영어 원문을 기준으로 사용하세요.

개요#

SystemVerilog IDE는 .v 및 .vh 파일을 인식하여 .sv 및 .svh 파일과 함께 Verilog 소스를 열고 편집하고 저장할 수 있습니다. .v 파일은 프로젝트 검색 및 개요에서 사용하는 명시적 RTL 프로젝트 입력일 수도 있습니다.

Verilog 파일에서 시작#

  1. .v 소스 파일이 포함된 기존 프로젝트 디렉터리를 엽니다.

  2. 탐색기에서 파일을 선택하거나 파일로 이동합니다.

  3. 파일 저장또는 Ctrl+S로 편집하고 저장하십시오.

  4. 파일을 다시 열고 저장된 변경 내용이 있는지 확인합니다.

.vh를 사용하는 헤더 파일은 인식 및 편집이 가능합니다. 네이티브 프로젝트 소스-루트 경로는 .sv 및 .v에 대해 명시적으로 정의됩니다. 헤더는 일반적으로 프로젝트 파일 트리 또는 포함 관계를 통해 도달하며 독립형 상위로 취급되지 않습니다.

현재 범위#

기능 범위는 구성 및 릴리스에 따라 다릅니다. 이 페이지에서는 완전한 IEEE 1364-2005 파서, Elaborator, 시뮬레이터, 신디사이저, 타이밍 모델, PLI/VPI 또는 보호된 소스 적합성을 주장하지 않습니다. 편집기에서 인식되는 파일은 모든 다운스트림 실행 작업이 모든 Verilog 구성을 수락한다는 증거가 아닙니다.

IEEE는 IEEE 1364-2005를 통합된 SystemVerilog 표준 라인에 접힌 대체 표준으로 나열합니다. Verilog 소스는 여기에서 지원되는 프로젝트 형식으로 남아 있으므로 이Verilog 지원를 별도의 “레거시 모드”가 아닌 “레거시 모드”라고 부릅니다. 표준 게시 상태에 대해서는 공식 IEEE 1364-2005 상태 페이지를 참조하십시오.

관련 페이지#