SystemVerilog IDE#

SystemVerilog IDE를 설치하고 사용자가 제어하는 RTL 프로젝트를 열고 첫 번째 저장된 파일 검사를 완료합니다.

한국어 번역 검토 중 기술적 의미가 충돌하는 경우 영어 원문을 기준으로 사용하세요.

개요#

SystemVerilog IDE is a project-aware Linux desktop environment for writing and inspecting RTL. It works with a directory you control and keeps the first saved-file workflow separate from optional or unqualified execution actions.

또한 편집기는 Verilog .v.vh 파일을 인식하고 .v는 지원되는 RTL 프로젝트 입력입니다. 정확한 파일, 프로젝트 및 적합성 경계는 SystemVerilog IDE에 있는 Verilog를 참조하십시오.

IDE 내부 Evolve#

Evolve는 별도의 제품이 아닌 통합된 SystemVerilog IDE 기능입니다. 현재 호스트에 대해 활성화되면 경계가 있는 RTL 대안을 탐색하고 후보 증거를 편집, 분석 및 검증과 동일한 작업 공간 및 검토 흐름에 유지합니다. 가용성은 기능별로 유지되며, 눈에 보이는 Evolve 패널은 실행 백엔드가 현재 릴리스에 적합함을 증명하지 않습니다.

rtl_evolve, /api/evolve/*, .alEvolve 및 작업 공간 evolve/ 디렉토리와 같은 호환성 식별자는 변경되지 않습니다.

설치 및 열기#

  1. 다운로드, 다운로드 확인Linux에 설치를 따르십시오.

  2. 첫 실행 및 라이선스를 완료하십시오.

  3. 시작할 때 디렉터리 이름을 지정하여 프로젝트를 엽니다.

Bash
altifigence-ide --project /absolute/path/to/project

런처는 존재하는 절대 디렉토리를 받아들입니다. 상대 경로, 누락된 디렉토리, 알 수 없는 옵션, 중복된 프로젝트 옵션, 후행 인수를 거부합니다.

CLI는 같은 방식으로 열리며, CLI에서 유일하게 ide 하위 명령입니다.

Bash
alti ide open --project /absolute/path/to/project

창은 프로세스의 수명 동안 시작된 프로젝트 루트에 바인딩됩니다. 두 번째 프로젝트에서 작업하려면 두 번째 창을 시작하십시오. 첫 번째는 자신의 루트와 열린 편집기를 유지합니다.

테마, 편집기 유형 크기, 키보드 단축키 및 표시 언어는 제목 표시줄의 설정 대화 상자에서 설정됩니다. 모든 패널, 기본값 및 값이 저장된 위치는 SystemVerilog IDE 설정를 참조하십시오.

첫 프로젝트 빠른 시작#

잘 알려진 .sv 또는 .v 파일을 rtl/ 또는 tb/로 포함하는 새 비민감한 디렉터리를 사용합니다(예: rtl/top.sv). 프로젝트 디렉터리가 이미 존재해야 하며 절대 경로를 알아야 합니다.

Explorer에 표시되는 항목#

두 가지 다른 것들이 프로젝트를 읽고, 그들은 당신에게 같은 세트를 보여주지 않습니다.

작업 영역 목록는 전체 트리를 프로젝트 루트 아래로 걸어갑니다. 파일, 프로젝트 검색 및 개요 작업으로 이동하기 때문에 프로젝트의 어느 곳에서나 소스 파일에 연결할 수 있습니다.

탐색기 패널의폴더 트리는 해당 목록을 필터링 한보기입니다. rtl/tb/ 최상위 디렉토리를 렌더링합니다. 프로젝트 루트 또는 세 번째 최상위 디렉토리의 파일은 작업 공간에 있으며 찾을 수 있지만 폴더 트리에는 행이 없습니다. 첫 번째 파일을 rtl/ 아래에 넣으면 볼 수 있습니다.

목록 자체는 건너 ⁇ 니다:

  • Skipped directories, with everything below them: .git, .altifigence, .venv, __pycache__, node_modules, target, .pytest_cache, dist, dist-electron.

  • **건너뛴 항목:**심볼릭 링크 및 확장자가 지원되는 세트에 없는 모든 파일.

  • Supported extensions: sv, svh, v, vh, allab, py, md, rst, json, html, toml, yml, yaml, tcl, rpt, ini, sh, c, h, rs, sail, js, mjs, ts, tsx, css, spef.

  • **경계:**하나의 목록이 최대 500개의 파일을 반환하고 10,000개의 디렉토리 항목을 검토한 후에 멈춥니다. 따라서 매우 큰 트리는 부분적으로만 나열될 수 있습니다. 이것은 소스가 존재할 수 있는 곳에 대한 필터가 아닌 크기 바인딩입니다.

나타나지 않는 파일은 거의 항상 생략된 디렉토리, 심볼릭 링크 또는 지원되지 않는 확장 안에 있습니다.

단계#

  1. altifigence-ide --project /absolute/path/to/project로 IDE를 시작하십시오.

  2. 탐색기에서 표시된 루트가 선택한 디렉터리인지 확인합니다.

  3. 알려진 소스 파일을 열고 무해한 주석 만 변경하십시오.

  4. 파일 저장또는 Ctrl+S를 사용합니다.

  5. 더러운 마커가 지워지고 현재 편집기 진단용문제를 검토하는지 확인합니다.

  6. IDE 창을 닫고 동일한 절대 프로젝트 디렉터리에서 다시 시작하고 저장된 주석이 있는지 확인합니다.

  7. 일반 버전 제어 워크플로에서 주석을 되돌리거나 유지합니다.

첫 번째 성공은 올바른 디렉토리가 열리고 고의적 인 파일 편집이 다시 열리지 않았 음을 의미합니다. 컴파일러, 시뮬레이터, 합성 도구, 보드, 클라우드 작업 또는 로컬 RTL 엔진이 필요하지 않습니다.

원본 디렉터리를 변경하기 전에 로컬 작업 영역 및 데이터 경계를 사용하여 프로젝트를 백업하거나 이동합니다.

로컬 및 온라인 경계#

선택한 프로젝트 디렉토리를 열고, 편집하고, 저장하는 것은 그 자체로 업로드하지 않습니다. 보이는 분석, 검증, 구현, Evolve 또는 온라인 제어는 이 릴리스에서 실행 백엔드가 자격이 있다는 증거가 아닙니다. 대상, 권한 및 릴리스된 작업이 명시적으로 문서화되지 않는 한 제한된 소스를 제출하지 마십시오.

현재 제한#

  • 자격을 갖춘 릴리스 호스트: Ubuntu 24.04 LTS amd64/x86_64.

  • 제품 액세스를 위해 브라우저 로그인 및 유효한 기계 라이선스가 필요합니다.

  • 외부 하드웨어 도구 및 라이선스는 별도로 설치 및 관리됩니다.

  • 로컬 RTL 실행은 이 공개된 첫 번째 프로젝트 보증의 일부가 아닙니다.

  • 일부 대상, 클라우드 또는 장기간 실행되는 작업은 사전 비행 전용이거나 사용할 수 없습니다.

  • 자동 업데이터가 없습니다; 새로 확인 된 각 .deb를 수동으로 설치 합니다.

런처, 패키지, 콜백 또는 라이선스 문제의 경우 문제 해결를 사용합니다.

관련 페이지#

  • 소스 제어 — 변경 사항을 검토, 단계 및 커밋하며, 이 릴리스에 없는 Git 작업입니다.

  • SystemVerilog IDE에 있는 Verilog — 인식된 파일 형식, 프로젝트 입력 및 현재 IEEE 1364 적합성 경계입니다.

  • 작업 영역 — 사이드 패널, 편집기 탭 및 분할, 찾기 및 줄, 명령 팔레트, 문제, 터미널, 개요 및 프로젝트 검색으로 이동합니다.

  • 분석 뷰 — 저장된 분석 실행, 실행 목록 및 도구 선택기, 각 뷰어의 컨트롤 및 축, 선택한 실행을 읽은 시청자.