ASIC 流程 — Altifigence Documentation

概述

ASIC 流程从已审核 RTL 开始，依次经过综合、物理实现、分析和签核。每个阶段都应留下可供日后审核的输入、报告及工具版本。

Altifigence 产品组织项目输入，运行所选设备或运行器上可用的工具，并将报告和工件集中保存以供审核。

明确已授权的 PDK/库版本，以及目标工艺、电压和温度角。记录所选工具需要的 Liberty 时序/功耗库、LEF/工艺数据、提取模型、约束及规则集。随项目保留其版本和使用条款；通用目标名称不会提供这些文件。

交接	继续之前检查
RTL 到综合	顶层模块、时钟/复位、展开、测试覆盖率及约束。
综合到物理实现	映射后的网表、库/工艺角标识、时序约束、面积及未解决警告。
放置/布线到提取后分析	连通性、布线完成情况、寄生参数及所选提取角。
分析到签核	完成所需工艺角、时序/功耗/完整性检查及获批准的豁免。
签核到交付	最终版图/网表/校验和文件集、所需报告，以及晶圆厂/客户验收。

DDS GDS 查看、通用 RTL 指标、有界 PX 计算及 ALcad 工艺模型，回答特定检查或建模问题。DRC、LVS、时序、可靠性及晶圆厂验收，应使用通过验收的工具及所需报告。未计算或不支持的值必须明确显示不可用。

保留一份清单，关联精确源码、约束、工艺技术输入、工具版本/选项、执行环境及所得工件哈希。失败报告、豁免及通过报告都应保存。任何相关输入变化时，重新运行受影响阶段；打开旧报告不会为新修订重新计算。