边缘 FPGA 部署
按照各阶段将 RTL 项目部署为已烧录的边缘 FPGA。
概览
边缘 FPGA 工作流将经过审阅的 RTL 转换为面向特定目标的构建，烧录开发板，并检查正在运行的设计。
工作流
阶段 | 输入 | 待审查输出 |
|---|---|---|
准备 | RTL、约束、目标配置和项目配置 | 经过验证的项目边界与诊断 |
验证 | 测试、断言、预期行为和所选运行器 | 日志、失败项、覆盖率和证据 |
实现 | 目标器件、约束和受支持的厂商工具链 | 成功时生成的报告和针对特定目标的产物 |
部署 | 构建产物、开发板连接和运行时配置 | 器件烧录状态与运行时就绪情况 |
观察 | 工作负载和测量方法 | 日志、跟踪、结果和来源信息 |
实现在哪里运行
实现可在本地、客户管理的基础设施或已启用的 Altifigence 托管运行器上运行。开始前，请检查所选运行器、区域、已安装工具链、账户权限，以及将发送哪些文件。
应保留的内容
保留源代码修订号或摘要、目标、约束、工具版本、运行器、时间戳、构建报告、产物身份和实际观察到的运行结果。生成的项目骨架只是起点，并不代表器件已完成烧录。
准备可复现的基线
记录开发板修订版、FPGA 型号/封装/速度等级、电压和时钟源。
将 RTL、约束、测试平台以及预期复位/I/O 行为保存在同一修订中。
运行仿真，检查断言、警告及相关波形区间。
选择支持准确器件和所需 IP 许可证的厂商实现工具链。
实现前检查时钟、引脚和时序约束；未解决的时钟或引脚需要审查。
烧录前审查实现
阅读资源利用率、时钟/时序报告、未约束路径、I/O 分配和严重警告。确认生成的烧录产物与源代码修订、目标器件及约束一致。通用单元计数或 DDS 结构分析有助于早期流程，但不能代替这些针对具体目标的报告。
检查正在运行的开发板
按照开发板厂商的供电和烧录说明操作。加载产物前确认连接的准确器件，再测试复位、时钟、基本 I/O 和已知工作负载。记录烧录产物哈希和实际输出。测量延迟、吞吐量或功耗时，注明工作负载与测量方法；仅凭仿真或综合无法获得这些开发板测量结果。