ASIC 流程 — Altifigence Documentation

概觀

ASIC 流程從已審閱 RTL 開始，再依序進入合成、實體實作、分析與簽核。每個階段都應留下可在之後審閱的輸入、報告與工具版本。

Altifigence 產品整理專案輸入、執行選取電腦或 runner 上可用的工具，並將報告與成品一併保留以供審閱。

確認已授權的 PDK／函式庫版本，以及目標製程、電壓與溫度角落。記錄選取工具所需的 Liberty 時序／功率函式庫、LEF／技術資料、擷取模型、約束與規則檔。將其版本與使用條款隨專案保留；一般性的目標名稱不會提供這些檔案。

交接	繼續前的檢查
RTL 到合成	頂層模組、時脈／重設、展開、測試涵蓋率與約束。
合成到實體實作	映射網表、函式庫／角落識別資料、時序約束、面積與未解決警告。
放置／繞線到擷取分析	連通性、繞線完成度、寄生與選取的擷取角落。
分析到簽核	完成所需角落、時序／功率／完整性檢查與已核准豁免。
簽核到交付	最終版圖／網表／檢查碼組、必要報告與晶圓廠／客戶接受。

DDS GDS 檢視、一般 RTL 指標、有界 PX 計算與 ALcad 製程模型，回答特定的檢查或建模問題。DRC、LVS、時序、可靠性與晶圓廠接受，請使用通過資格驗證的工具與必要報告。未計算或不支援的值應清楚維持不可用。

保留資訊清單，連結精確原始碼、約束、技術輸入、工具版本／選項、執行環境與結果成品雜湊。失敗報告與豁免應和通過報告一併儲存。相關輸入變更時，重新執行受影響階段；開啟舊報告不會為新修訂版重新計算。