邊緣 FPGA 部署
依循從 RTL 專案到已燒錄邊緣 FPGA 的各階段。
概觀
邊緣 FPGA 工作流程將已審查 RTL 轉換為特定目標的組建、燒錄電路板，並檢查執行中的設計。
工作流程
階段 | 輸入 | 需審查的輸出 |
|---|---|---|
準備 | RTL、約束、目標設定檔及專案設定 | 已驗證專案界線及診斷 |
驗證 | 測試、斷言、預期行為及所選執行器 | 日誌、失敗、覆蓋率及證據 |
實作 | 目標裝置、約束及受支援廠商工具鏈 | 報告，以及成功時產生的特定目標成品 |
部署 | 已建置成品、電路板連線及執行階段設定 | 裝置燒錄狀態及執行階段就緒情況 |
觀察 | 工作負載及測量方法 | 日誌、軌跡、結果及來源證明 |
實作執行位置
實作可在本機、客戶管理基礎設施，或已啟用的 Altifigence 管理執行器上執行。開始前，請確認所選執行器、區域、已安裝工具鏈、帳戶權限及將傳送的檔案。
需保留的資料
保留來源修訂版本或摘要、目標、約束、工具版本、執行器、時間戳記、組建報告、成品身分及觀察到的執行階段結果。產生的專案骨架只是起點，不是已燒錄裝置。
準備可重現基準
記錄電路板修訂版本、FPGA 型號／封裝／速度等級、電壓及時脈來源。
在同一修訂版本下儲存 RTL、約束、測試平台及預期重設／I/O 行為。
執行模擬，檢查斷言、警告及相關波形區間。
選擇支援精確裝置及所需 IP 授權的廠商實作工具鏈。
實作前檢查時脈、接腳及時序約束；未解決的時脈或接腳需要審查。
燒錄前審查實作
閱讀使用率、時脈／時序報告、未約束路徑、I/O 指派及嚴重警告。確認產生的燒錄成品與來源修訂版本、目標裝置及約束相符。一般單元計數或 DDS 結構分析在較早流程有幫助，但不能取代這些特定目標報告。
檢查執行中的電路板
依照電路板廠商的供電及燒錄說明。載入成品前，先確認精確連接裝置，再測試重設、時脈、基本 I/O 及已知工作負載。記錄燒錄成品雜湊及實際輸出。以明確的工作負載與方法測量延遲、吞吐量或功耗；只有模擬或綜合不能提供這些電路板測量結果。