Digital Design Studio में Verilog
Digital Design Studio में `.v` और `.vh` फ़ाइलें खोलें, संपादित करें, सहेजें और नेविगेट करें।
अवलोकन
Digital Design Studio पहचानता है: .v और .vh फ़ाइलें, ताकि इनके साथ Verilog स्रोत खोल, संपादित और सहेज सकें: .sv और .svh फ़ाइलें। यह .v फ़ाइल प्रोजेक्ट खोज और Outline द्वारा उपयोग स्पष्ट RTL प्रोजेक्ट इनपुट भी हो सकती है।
Verilog फ़ाइल से शुरू करें
मौजूदा प्रोजेक्ट डायरेक्टरी खोलें जिसमें यह हो:
.vस्रोत फ़ाइल।Explorer या Go to File से फ़ाइल चुनें।
संपादित करें और इससे सहेजें: फ़ाइल सहेजें या
Ctrl+S.फ़ाइल फिर खोलें और सहेजा बदलाव मौजूद होना पुष्ट करें।
इस एक्सटेंशन वाली हेडर फ़ाइलें: .vh पहचानी जाती हैं और संपादन योग्य हैं। नेटिव प्रोजेक्ट स्रोत रूट पथ इन फ़ाइलों के लिए स्पष्ट परिभाषित है: .sv और .v; हेडर आम तौर पर प्रोजेक्ट फ़ाइल ट्री या include संबंध से मिलता है, स्वतंत्र शीर्ष मॉड्यूल नहीं माना जाता।
भाषा कवरेज
एडिटर Verilog फ़ाइल पहचानता है, पर parser, elaboration, simulation, synthesis, timing-model, PLI/VPI और protected-source समर्थन संरचना और रिलीज़ के अनुसार बदलते हैं। चलाई कार्रवाई के निदान जाँचें; एडिटर द्वारा फ़ाइल समर्थन का अर्थ हर बाद के टूल में हर संरचना स्वीकार होना नहीं है।
IEEE IEEE 1364-2005 को प्रतिस्थापित मानक बताता है, जो एकीकृत SystemVerilog मानक श्रृंखला में शामिल हुआ। यहाँ Verilog स्रोत समर्थित प्रोजेक्ट फ़ॉर्मैट है, इसलिए इसे कहते हैं: Verilog समर्थन, अलग “पुराना मोड” नहीं। मानक प्रकाशन स्थिति के लिए देखें: आधिकारिक IEEE 1364-2005 स्थिति पृष्ठ।
संबंधित पृष्ठ
स्रोत समुच्चय तैयार करें
शीर्ष मॉड्यूल और सभी ज़रूरी स्रोत सहेजें:
.v/.sv।चुनी कार्रवाई के लिए शीर्ष मॉड्यूल, include डायरेक्टरी और defines सेट करें; हेडर प्रोजेक्ट के साथ रखें।
केस संवेदनशील मॉड्यूल और सिग्नल नाम, दोहरी परिभाषा और अधूरे include जाँचें।
कार्रवाई चलाएँ और उसके निदान से असमर्थित संरचनाएँ ढूँढ़ें। केवल एडिटर हाइलाइटिंग सिमुलेशन कवरेज स्थापित नहीं करती।
सीमित उदाहरण के लिए शुरू करें: पहला RTL सिमुलेशन, या फ़्रंटएंड और समीक्षा कार्रवाई के लिए देखें: CLI इंजन कमांड।
3D और अन्य विश्लेषण व्यू के बीच स्विच करें
Digital Design Studio 2.0.3 3D पदानुक्रम व्यू बंद या बदले जाने पर संसाधन सफ़ाई में सुधार करता है। यह अनुभाग बंद होने के बाद नेविगेशन-ट्री सामग्री को भी मुक्त करता है। सक्षम करने के लिए कोई नया मेमोरी-प्रबंधन विकल्प नहीं है।
इच्छित प्रोजेक्ट खोलें और RTL स्रोत सहेजें। Analysis में, Schematic और 3D Hierarchy अलग-अलग प्रविष्टियाँ हैं। जिस प्रविष्टि की आपको आवश्यकता है, उससे एक संगत परिणाम खोलें।
दृश्य की व्याख्या करने से पहले स्रोत/रन पहचान पढ़ें। एक ब्लॉक या नेट का चयन करें और व्यू का निरीक्षण करने के लिए Details और उपलब्ध रूट/लेबल लेयर नियंत्रणों का उपयोग करें।
आवश्यकतानुसार योजनाबद्ध, तरंग रूप या किसी अन्य विश्लेषण टैब पर स्विच करें। जब आप उस व्यू के साथ काम समाप्त कर लें तो 3D टैब बंद कर दें। संसाधन सफ़ाई व्यू के जीवनकाल का पालन करती है; इसके अनुरोध के लिए आपको Cloud कार्य शुरू करने या पूरे एप्लिकेशन को पुनः लोड करने की आवश्यकता नहीं है।
जारी रखने के लिए इच्छित परिणाम को पुनः खोलें। विशेष रूप से संपादन या प्रोजेक्ट बदलने के बाद, इसके चयनित स्रोत/रन की पुनः पुष्टि करें।
यह परिवर्तन प्रतिधारित रेंडरिंग संसाधनों को कम करता है; यह इनपुट/ज्यामिति सीमाओं को नहीं बढ़ाता है, सहेजे गए विश्लेषण की पुनर्गणना नहीं करता है, या किसी अनुपलब्ध इंजन को उपलब्ध नहीं कराता है। एक तरंग रूप को अभी भी एक संगत सहेजे गए परिणाम की आवश्यकता होती है। यदि कोई व्यू बिना परिणाम या सेवा त्रुटि की रिपोर्ट करता है, तो उस स्थिति को बनाए रखें और चयनित होस्ट और स्रोत की जाँच करें। एक खाली व्यू किसी खाली डिज़ाइन का सफल विश्लेषण नहीं है।
लाभ दृश्य, रेंडरर और डिवाइस पर निर्भर करता है। प्रत्येक प्रोजेक्ट के लिए निश्चित RAM, GPU-मेमोरी या फ़्रेम-दर सुधार का वादा नहीं किया गया है। परिणाम चयन के लिए Analysis views और पुनरुत्पादित विफलता की रिपोर्ट करने के लिए Diagnostics देखें।