Digital Design Studio의 Verilog 지원
Digital Design Studio 2.0.2 Digital Design Studio의 Verilog 지원. 사용 전에 선택한 호스트·계정 권한·현재 지원 범위를 확인하세요.
개요
Digital Design Studio는 .v 및 .vh 파일을 인식하여 .sv 및 .svh 파일과 함께 Verilog 소스를 열고 편집하고 저장할 수 있습니다. .v 파일은 프로젝트 검색 및 개요에서 사용하는 명시적 RTL 프로젝트 입력일 수도 있습니다.
Verilog 파일에서 시작
.v소스 파일이 포함된 기존 프로젝트 디렉터리를 엽니다.'탐색기'에서 파일을 선택하거나 '파일로 이동'으로 엽니다.
파일 저장 또는
Ctrl+S로 저장합니다.파일을 다시 열고 저장된 변경 내용이 있는지 확인합니다.
.vh를 사용하는 헤더 파일은 인식 및 편집이 가능합니다. 네이티브 프로젝트 소스-루트 경로는 .sv 및 .v에 대해 직접 정의됩니다. 헤더는 보통 프로젝트 파일 트리나 include 관계로 읽히며 독립된 최상위 모듈로 취급하지 않습니다.
언어 지원 범위
편집기는 Verilog 파일을 인식하지만 parser, elaboration, simulation, synthesis, timing model, PLI/VPI, 보호 소스 지원 범위는 구문과 릴리스에 따라 다릅니다. 파일이 편집기에서 열린다고 해서 모든 후속 도구가 모든 구문을 처리하는 것은 아니므로 실행한 작업의 진단을 확인하세요.
IEEE는 IEEE 1364-2005를 통합된 SystemVerilog 표준 라인에 접힌 대체 표준으로 나열합니다. Verilog 소스는 여기에서 지원하는 프로젝트 형식이므로 별도의 '레거시 모드'가 아니라 Verilog 지원이라고 부릅니다. 표준 게시 상태에 대해서는 공식 IEEE 1364-2005 상태 페이지를 참조하세요.
관련 페이지
소스 묶음 준비
최상위 모듈과 필요한
.v·.sv소스를 저장합니다.필요하면 최상위 모듈을 지정하세요. 지원되는 v2.0.2 네이티브 컴파일·저장 소스 캡처·OSS 시뮬레이션을 위해 프로젝트의 include 경로와 매크로 정의를 저장하세요. 헤더를 프로젝트 안에 두고 실행 진단을 확인하세요. 이 설정이 제공하지 않는 Cloud 작업을 켜지는 않습니다.
대소문자가 구분되는 모듈·신호 이름, 중복 정의, 찾을 수 없는 include를 확인합니다.
작업을 실행하고 진단에서 지원하지 않는 구문을 확인합니다. 편집기 강조 표시만으로 시뮬레이션 지원 범위를 판단하지 않습니다.
지원되는 Windows OSS 시뮬레이터 경로는 첫 RTL 시뮬레이션을 참고하세요. 이전 1.0.89.4 Windows·Cloud의 실행 제한과 v2.0.2 Windows 경로는 구분합니다. alti sv frontend·alti sv review 엔진 명령은 별도로 설치하는 Linux CLI가 필요하며 해당 명령의 존재만으로 Windows 실행이 켜지지 않습니다.
전처리 설정 저장
Digital Design Studio 2.0.2의 네이티브 RTL 컴파일·소스 캡처·OSS Icarus Verilog 및 Verilator 실행은 저장한 include 경로와 매크로 정의를 사용합니다. Flow Navigator → Project Manager → Settings의 Project compile inputs에서 Include directories와 Defines에 한 줄씩 입력하고 저장한 뒤 지원되는 작업을 다시 실행하세요. 프로젝트 값이 IDE 기본값보다 우선하며, 프로젝트 목록을 명시적으로 비우면 상속된 값을 해제합니다.
Include 경로는
rtl/include또는.처럼 프로젝트 안에 있어야 합니다. 없는 폴더는 경고 후 건너뜁니다. 상위 경로 이동·프로젝트 밖 경로·심볼릭 링크·정션은 거절합니다.매크로는
SIMULATION·WIDTH=8처럼NAME또는NAME=VALUE로 적고 명령행의-D는 붙이지 않습니다. 이름은 영문자나 밑줄로 시작하고 뒤에는 영문자·숫자·밑줄·$를 쓸 수 있습니다. 같은 이름에 서로 다른 값을 주면 거절하고 동일 항목은 중복 제거합니다.각 필드는 최대 1,024개 항목을 받으며 항목당 제어문자 없이 UTF-8 1~256바이트여야 합니다.
헤더 탐색 순서
RTL 컴파일·Icarus Verilog·Verilator는 모두 프로젝트 루트, 사용자가 적은 순서의 include 경로, 이름순으로 정렬한 발견된 소스 폴더 순서로 헤더를 찾습니다. include를 적은 파일 옆에 있는 다른 헤더가 선택될 여지가 있으면 Problems와 실행 로그에서 두 경로와 실제 사용한 파일을 안내합니다. 가능하면 모호한 중복 헤더를 정리하세요.
실행 전에 소스와 헤더를 저장하세요. Testbench의 Run은 변경된 Verilog 소스를 먼저 저장하며 다른 작업은 해당 작업의 저장 입력 방식을 따릅니다. 설정이나 소스가 바뀌면 이전 캡처·견적·실행 결과가 무효화될 수 있으므로 저장된 입력으로 다시 실행하세요. 프로젝트 설정이 제공하지 않는 Cloud 작업을 켜지는 않습니다. 헤더를 못 찾으면 선택한 프로젝트·경로·대소문자·저장 설정·시뮬레이터 설치를 확인하세요.