Verilog di Digital Design Studio

Gambaran umum

Digital Design Studio mengenali berkas .v dan .vh sehingga Anda dapat membuka, mengedit, dan menyimpan sumber Verilog bersama berkas .sv dan .svh. Berkas .v juga dapat menjadi input proyek RTL eksplisit yang digunakan penemuan proyek dan Outline.

Memulai dengan berkas Verilog

1. Buka direktori proyek yang sudah ada dan berisi berkas sumber .v.

2. Pilih berkas dari Explorer atau Go to File.

3. Edit dan simpan dengan Simpan Berkas atau Ctrl+S.

4. Buka ulang berkas dan pastikan perubahan yang disimpan ada.

Berkas header yang menggunakan .vh dikenali dan dapat diedit. Jalur root sumber proyek native ditetapkan secara eksplisit untuk .sv dan .v; header biasanya diakses melalui pohon berkas proyek atau hubungan include, bukan diperlakukan sebagai modul teratas mandiri.

Cakupan Bahasa

Editor mengenali berkas Verilog, tetapi dukungan parser, elaborasi, simulasi, sintesis, model timing, PLI/VPI, dan sumber yang dilindungi bervariasi menurut konstruksi dan rilis. Periksa diagnostik dari tindakan yang Anda jalankan; dukungan editor terhadap berkas tidak berarti setiap alat berikutnya menerima semua konstruksi.

IEEE mencantumkan IEEE 1364-2005 sebagai standar yang telah digantikan dan dimasukkan ke lini standar SystemVerilog terpadu. Sumber Verilog tetap menjadi format proyek yang didukung di sini, sehingga kami menyebutnya dukungan Verilog, bukan “mode lama” terpisah. Lihat halaman status resmi IEEE 1364-2005 untuk status publikasi standar tersebut.

Halaman terkait

• Digital Design Studio

• Ruang kerja

Menyiapkan kumpulan sumber

1. Simpan modul teratas dan semua sumber .v/.sv yang diperlukan.

2. Atur modul teratas, direktori include, dan define untuk tindakan yang dipilih; simpan header bersama proyek.

3. Periksa nama modul dan sinyal yang peka huruf besar-kecil, definisi duplikat, dan include yang belum terselesaikan.

4. Jalankan operasi dan gunakan diagnostiknya untuk menemukan konstruksi yang tidak didukung. Penyorotan editor saja tidak memastikan cakupan simulasi.

Mulailah dengan Simulasi RTL pertama untuk contoh terbatas, atau Perintah mesin CLI untuk operasi frontend dan peninjauan.

Beralih antara 3D dan tampilan analisis lainnya

Digital Design Studio 2.0.3 meningkatkan pembersihan sumber daya saat tampilan hierarki 3D ditutup atau diganti. Fitur ini juga melepaskan konten pohon navigasi setelah bagian yang diciutkan selesai ditutup. Tidak ada preferensi manajemen memori baru yang perlu diaktifkan.

1. Buka proyek yang dituju dan simpan sumber RTL. Di Analysis, Schematic dan 3D Hierarchy adalah entri yang terpisah. Buka hasil yang kompatibel dari entri yang Anda perlukan.

2. Baca identitas sumber/eksekusi sebelum menafsirkan tampilan. Pilih blok atau net dan gunakan Details serta kontrol lapisan rute/label yang tersedia untuk memeriksa tampilan.

3. Beralih ke skematik, bentuk gelombang, atau tab analisis lainnya sesuai kebutuhan. Tutup tab 3D setelah selesai dengan tampilan tersebut. Pembersihan sumber daya mengikuti siklus proses tampilan; Anda tidak perlu memulai pekerjaan Cloud atau memuat ulang seluruh aplikasi untuk memintanya.

4. Buka kembali hasil yang dituju untuk melanjutkan. Konfirmasikan kembali sumber/eksekusi yang dipilih, terutama setelah mengedit atau mengubah proyek.

Perubahan ini mengurangi sumber daya rendering yang tertahan; perubahan ini tidak menaikkan batas input/geometri, tidak menghitung ulang analisis yang disimpan, atau membuat mesin yang tidak tersedia menjadi tersedia. Bentuk gelombang tetap memerlukan hasil tersimpan yang kompatibel. Jika suatu tampilan melaporkan tidak ada hasil atau kesalahan layanan, pertahankan status tersebut dan periksa host serta sumber yang dipilih. Tampilan kosong bukanlah keberhasilan analisis dari desain yang kosong.

Manfaat tergantung pada scene, perender, dan perangkat. Tidak ada peningkatan tetap untuk RAM, memori GPU, atau frekuensi gambar yang dijanjikan untuk setiap proyek. Lihat Analysis views untuk pemilihan hasil dan Diagnostics untuk melaporkan kegagalan yang dapat direproduksi.