Digital Design Studio 中的 Verilog

在 Digital Design Studio 中打开、编辑、保存和导航 `.v` 与 `.vh` 文件。

概述

Digital Design Studio 识别 .v 和 .vh 文件，因此您可以在处理 .sv 和 .svh 文件的同时，打开、编辑和保存 Verilog 源文件。.v 文件也可以作为明确的 RTL 项目输入，供项目发现和大纲使用。

从 Verilog 文件开始

  1. 打开包含 .v 源文件的现有项目目录。

  2. 在资源管理器或“转到文件”中选择文件。

  3. 编辑后，使用保存文件或 Ctrl+S 保存。

  4. 重新打开文件，确认已保存的更改存在。

使用 .vh 的头文件可被识别和编辑。原生项目源根目录路径明确为 .sv 和 .v 定义；头文件通常通过项目文件树或 include 关系访问，而不是作为独立顶层处理。

语言支持范围

编辑器识别 Verilog 文件，但解析、展开、仿真、综合、时序模型、PLI/VPI 和受保护源文件支持会随语法构造和版本而变化。请检查所运行操作的诊断信息；编辑器支持某种文件，并不意味着每个下游工具都接受其中的所有构造。

IEEE 将 IEEE 1364-2005 列为已被取代的标准，且该标准已合并到统一的 SystemVerilog 标准系列中。Verilog 源文件在此仍是受支持的项目格式，因此我们称之为 Verilog 支持，而非独立的“旧版模式”。标准发布状态请参阅 IEEE 1364-2005 官方状态页面。

相关页面

准备源文件集

  1. 保存顶层模块以及全部必需的 .v/.sv 源文件。

  2. 为所选操作设置顶层模块、include 目录和 defines；将头文件与项目保存在一起。

  3. 检查区分大小写的模块和信号名称、重复定义及未解析的 include。

  4. 运行操作，并使用诊断信息定位不受支持的构造。仅有编辑器语法高亮不能证明仿真覆盖范围。

有界示例请从首次 RTL 仿真开始；前端和审查操作请参阅 CLI 引擎命令。

在 3D 与其他分析视图之间切换

Digital Design Studio 2.0.3 改进了关闭或替换 3D 层级视图时的资源清理。在折叠小节完成关闭后，还会释放导航树内容。无需启用任何新的内存管理偏好设置。

  1. 打开目标项目并保存 RTL 源文件。在 Analysis 中，Schematic 和 3D Hierarchy 是分开的条目。从您需要的条目打开兼容的结果。

  2. 在解读场景之前读取源／运行标识。选择块或网络，并使用 Details 以及可用的布线／标签图层控件来检查视图。

  3. 根据需要切换到原理图、波形或其他分析选项卡。完成该视图后关闭 3D 选项卡。资源清理遵循视图的生命周期；您无需启动 Cloud 作业或重新加载整个应用程序来请求它。

  4. 重新打开目标结果以继续。再次确认所选的源／运行，尤其是在编辑或更改项目之后。

此更改减少了保留的渲染资源；它不会提高输入／几何限制、重新计算已保存的分析，或使不可用的引擎变为可用。波形仍需要兼容的已保存结果。如果视图报告无结果或服务错误，请保留该状态并检查所选的主机和源。空视图不代表对空设计的成功分析。

效果取决于场景、渲染器和设备。不承诺在每个项目中都获得固定的 RAM、GPU 内存或帧率改善。有关结果选择请参阅 Analysis views，报告可重现的故障请参阅 Diagnostics。