Digital Design Studio 中的 Verilog

在 Digital Design Studio 開啟、編輯、儲存與導覽 `.v` 及 `.vh` 檔案。

概覽

Digital Design Studio 可辨識 .v 與 .vh 檔案，讓您能開啟、編輯與儲存 Verilog 原始碼，並與 .sv 及 .svh 檔案一起使用。.v 檔案也可作為明確的 RTL 專案輸入，由專案探索與「大綱」使用。

從 Verilog 檔案開始

  1. 開啟包含 .v 原始碼檔案的既有專案目錄。

  2. 從檔案總管或「移至檔案」選取檔案。

  3. 編輯檔案，並使用儲存檔案或 Ctrl+S 儲存。

  4. 重新開啟檔案，確認已儲存的變更存在。

使用 .vh 的標頭檔可被辨識與編輯。原生專案的原始碼根目錄路徑明確為 .sv 與 .v 定義；標頭檔通常透過專案檔案樹或 include 關係存取，不會當成獨立頂層。

語言涵蓋範圍

編輯器可辨識 Verilog 檔案，但剖析器、展開、模擬、合成、時序模型、PLI/VPI 與受保護原始碼的支援，會因語法構造與版本而異。請檢查執行動作的診斷；編輯器支援某個檔案，不代表每個下游工具都接受所有語法構造。

IEEE 將 IEEE 1364-2005 列為已被取代的標準，並已併入統一的 SystemVerilog 標準系列。Verilog 原始碼在此仍是支援的專案格式，因此我們稱之為Verilog 支援，不是獨立的「舊版模式」。標準發布狀態請參閱IEEE 1364-2005 官方狀態頁面。

相關頁面

準備原始碼集合

  1. 儲存頂層模組與所有必要的 .v/.sv 原始碼。

  2. 為所選動作設定頂層模組、include 目錄與 defines；將標頭檔保留在專案中。

  3. 檢查區分大小寫的模組與訊號名稱、重複定義，以及尚未解析的 include。

  4. 執行操作，並使用診斷找出不支援的語法構造。僅有編輯器語法上色，不代表具備模擬涵蓋範圍。

有限制的範例請從首次 RTL 模擬開始，前端與審閱操作則請參閱CLI 引擎命令。

在 3D 與其他分析檢視之間切換

Digital Design Studio 2.0.3 改進了在關閉或取代 3D 階層檢視時的資源清理。在收合的區段完成關閉後，它還會釋放導覽樹狀結構內容。沒有需要啟用的新記憶體管理偏好設定。

  1. 開啟目標專案並儲存 RTL 原始碼。在 Analysis 中，Schematic 與 3D Hierarchy 是分開的項目。從您需要的項目開啟相容的結果。

  2. 在解讀場景前先讀取來源／執行身分。選取區塊或網路，並使用 Details 及可用的路由／標籤圖層控制項來檢查檢視。

  3. 視需要切換至線路圖、波形或其他分析分頁。完成該檢視後關閉 3D 分頁。資源清理遵循檢視的生命週期；您不需要啟動 Cloud 工作或重新載入整個應用程式來請求清理。

  4. 重新開啟目標結果以繼續。再次確認所選取的來源／執行，特別是在編輯或變更專案之後。

此變更減少了保留的轉譯資源；它不會提高輸入／幾何限制、重新計算已儲存的分析，或使不可用的引擎變為可用。波形仍需要相容的已儲存結果。如果檢視回報沒有結果或服務錯誤，請保留該狀態並檢查所選的主機和來源。空白檢視不代表空白設計的分析成功。

效益取決於場景、轉譯器與裝置。不為每個專案承諾固定的 RAM、GPU 記憶體或幀率改善。有關結果選取請參閱 Analysis views，回報可重現的失敗請參閱 Diagnostics。