Edge-FPGA-Bereitstellung
Folgen Sie den Schritten vom RTL-Projekt zum programmierten Edge-FPGA.
Überblick
Ein Edge-FPGA-Workflow wandelt geprüftes RTL in einen zielspezifischen Build um, programmiert die Platine und prüft das laufende Design.
Workflow
Phase | Eingabe | Zu prüfende Ausgabe |
|---|---|---|
Vorbereiten | RTL, Constraints, Zielprofil und Projektkonfiguration | Validierte Projektgrenze und Diagnosen |
Verifizieren | Tests, Assertions, erwartetes Verhalten und ausgewählter Runner | Logs, Fehler, Abdeckung und Nachweise |
Implementieren | Zielbaustein, Constraints und unterstützte Hersteller-Toolchain | Berichte und bei Erfolg ein zielspezifisches Artefakt |
Bereitstellen | Erstelltes Artefakt, Platinenverbindung und Laufzeitkonfiguration | Programmierzustand des Bausteins und Laufzeitbereitschaft |
Beobachten | Workload und Messmethode | Logs, Traces, Ergebnisse und Herkunftsnachweise |
Wo Implementierung läuft
Implementierung kann lokal, auf kundenverwalteter Infrastruktur oder auf einem aktivierten Altifigence-verwalteten Runner laufen. Prüfen Sie vor dem Start ausgewählten Runner, Region, installierte Toolchain, Kontoberechtigung und die zu sendenden Dateien.
Was Sie aufbewahren sollten
Bewahren Sie Quellrevision oder Digest, Ziel, Constraints, Werkzeugversionen, Runner, Zeitstempel, Build-Bericht, Artefaktidentität und beobachtetes Laufzeitergebnis auf. Ein generiertes Projektgerüst ist nur ein Ausgangspunkt, kein programmiertes Gerät.
Eine reproduzierbare Ausgangsbasis vorbereiten
Dokumentieren Sie Platinenrevision, FPGA-Bauteil/Gehäuse/Geschwindigkeitsklasse sowie Spannungs- und Taktquellen.
Speichern Sie RTL, Constraints, Testbench und erwartetes Reset-/I/O-Verhalten unter derselben Revision.
Führen Sie Simulation aus und untersuchen Sie Assertions, Warnungen und relevante Signalverlaufsintervalle.
Wählen Sie eine Hersteller-Implementierungs-Toolchain, die den exakten Baustein und die erforderlichen IP-Lizenzen unterstützt.
Prüfen Sie Takt-, Pin- und Timing-Constraints vor der Implementierung; ungeklärte Takte oder Pins müssen geprüft werden.
Implementierung vor der Programmierung prüfen
Lesen Sie Auslastungs-, Takt-/Timing-Berichte, Pfade ohne Constraints, I/O-Zuweisungen und schwerwiegende Warnungen. Bestätigen Sie, dass das erzeugte Programmierartefakt zu Quellrevision, Zielbaustein und Constraints passt. Eine allgemeine Zellzahl oder DDS-Strukturanalyse ist in früheren Phasen nützlich, kann diese zielspezifischen Berichte aber nicht ersetzen.
Die laufende Platine prüfen
Folgen Sie den Stromversorgungs- und Programmieranweisungen des Platinenherstellers. Bestätigen Sie vor dem Laden eines Artefakts das exakt angeschlossene Gerät und testen Sie danach Reset, Takt, grundlegende I/O und eine bekannte Workload. Dokumentieren Sie den Hash des programmierten Artefakts und die tatsächliche Ausgabe. Messen Sie Latenz, Durchsatz oder Leistung mit angegebener Workload und Methode; Simulation oder Synthese allein liefern diese Platinenmessungen nicht.