Distribuzione su FPGA edge
Segui le fasi da un progetto RTL a una FPGA edge programmata.
Panoramica
Un flusso FPGA edge trasforma RTL revisionato in una build specifica della destinazione, programma la scheda e verifica il progetto in esecuzione.
Flusso di lavoro
Fase | Input | Output da rivedere |
|---|---|---|
Preparazione | RTL, vincoli, profilo di destinazione e configurazione del progetto | Confini del progetto validati e diagnostica |
Verifica | Test, asserzioni, comportamento atteso e runner selezionato | Log, errori, copertura e prove |
Implementazione | Dispositivo di destinazione, vincoli e toolchain supportata del fornitore | Report e un artefatto specifico della destinazione in caso di successo |
Distribuzione | Artefatto creato, connessione alla scheda e configurazione runtime | Stato di programmazione del dispositivo e disponibilità runtime |
Osservazione | Carico e metodo di misurazione | Log, tracce, risultati e provenienza |
Dove viene eseguita l'implementazione
L'implementazione può essere eseguita in locale, su infrastruttura gestita dal cliente o su un runner abilitato gestito da Altifigence. Prima di avviare, verifica runner selezionato, regione, toolchain installata, permessi account e file che saranno inviati.
Cosa conservare
Conserva revisione o digest sorgente, destinazione, vincoli, versioni degli strumenti, runner, timestamp, report di build, identità dell'artefatto e risultato runtime osservato. Uno scheletro di progetto generato è solo un punto di partenza, non un dispositivo programmato.
Preparare una base riproducibile
Registra revisione della scheda, parte/package/speed grade della FPGA, tensione e sorgenti di clock.
Salva RTL, vincoli, testbench e comportamento atteso di reset/I/O sotto un'unica revisione.
Esegui la simulazione e ispeziona asserzioni, avvisi e intervalli pertinenti della forma d'onda.
Seleziona una toolchain di implementazione del fornitore che supporti il dispositivo esatto e le licenze IP richieste.
Verifica vincoli di clock, pin e timing prima dell'implementazione; clock o pin irrisolti richiedono revisione.
Rivedere l'implementazione prima di programmare
Leggi utilizzo, report di clock/timing, percorsi senza vincoli, assegnazioni I/O e avvisi gravi. Conferma che l'artefatto di programmazione prodotto corrisponda a revisione sorgente, dispositivo di destinazione e vincoli. Un conteggio generico di celle o un'analisi strutturale DDS sono utili prima nel flusso, ma non possono sostituire questi report specifici della destinazione.
Verificare la scheda in esecuzione
Segui le istruzioni di alimentazione e programmazione del fornitore della scheda. Conferma il dispositivo connesso esatto prima di caricare un artefatto, poi verifica reset, clock, I/O di base e un carico noto. Registra hash dell'artefatto programmato e output effettivo. Misura latenza, throughput o potenza con carico e metodo dichiarati; simulazione o sintesi da sole non forniscono queste misurazioni sulla scheda.