Penerapan FPGA edge
Ikuti tahapan dari proyek RTL hingga FPGA edge yang telah diprogram.
Gambaran umum
Alur kerja FPGA edge mengubah RTL yang telah ditinjau menjadi hasil build untuk target tertentu, memprogram papan, dan memeriksa desain yang sedang berjalan.
Alur kerja
Tahap | Masukan | Keluaran untuk ditinjau |
|---|---|---|
Persiapan | RTL, batasan, profil target, dan konfigurasi proyek | Batas proyek yang tervalidasi dan diagnostik |
Verifikasi | Pengujian, asersi, perilaku yang diharapkan, dan runner yang dipilih | Log, kegagalan, cakupan, dan bukti |
Implementasi | Perangkat target, batasan, dan toolchain vendor yang didukung | Laporan dan artefak untuk target tertentu jika berhasil |
Penerapan | Artefak hasil build, koneksi papan, dan konfigurasi runtime | Status pemrograman perangkat dan kesiapan runtime |
Pengamatan | Beban kerja dan metode pengukuran | Log, jejak, hasil, dan asal-usul |
Tempat implementasi dijalankan
Implementasi dapat berjalan secara lokal, pada infrastruktur yang dikelola pelanggan, atau pada runner yang dikelola Altifigence dan telah diaktifkan. Sebelum memulai, periksa runner yang dipilih, wilayah, toolchain yang terpasang, izin akun, dan berkas yang akan dikirim.
Yang perlu disimpan
Simpan revisi atau digest sumber, target, batasan, versi alat, runner, stempel waktu, laporan build, identitas artefak, dan hasil runtime yang diamati. Kerangka proyek yang dihasilkan hanyalah titik awal, bukan perangkat yang sudah diprogram.
Siapkan dasar yang dapat direproduksi
Catat revisi papan, part/package/speed grade FPGA, tegangan, dan sumber clock.
Simpan RTL, batasan, testbench, dan perilaku reset/I/O yang diharapkan dalam satu revisi.
Jalankan simulasi dan periksa asersi, peringatan, serta interval bentuk gelombang yang relevan.
Pilih toolchain implementasi vendor yang mendukung perangkat yang tepat dan lisensi IP yang diperlukan.
Periksa batasan clock, pin, dan timing sebelum implementasi; clock atau pin yang belum terselesaikan perlu ditinjau.
Tinjau implementasi sebelum memprogram
Baca utilisasi, laporan clock/timing, jalur tanpa batasan, penetapan I/O, dan peringatan serius. Pastikan artefak pemrograman yang dihasilkan cocok dengan revisi sumber, perangkat target, dan batasan. Jumlah sel generik atau analisis struktural DDS berguna pada tahap awal alur, tetapi tidak dapat menggantikan laporan khusus target ini.
Periksa papan yang berjalan
Ikuti petunjuk daya dan pemrograman dari vendor papan. Pastikan perangkat yang terhubung secara tepat sebelum memuat artefak, lalu uji reset, clock, I/O dasar, dan beban kerja yang diketahui. Catat hash artefak yang diprogram dan keluaran sebenarnya. Ukur latensi, throughput, atau daya dengan beban kerja dan metode yang dinyatakan; simulasi atau sintesis saja tidak memberikan pengukuran papan tersebut.