Despliegue de FPGA en el edge
Sigue las etapas desde un proyecto RTL hasta una FPGA edge programada.
Descripción general
Un flujo de FPGA edge convierte RTL revisado en una compilación específica del objetivo, programa la placa y comprueba el diseño en ejecución.
Flujo de trabajo
Etapa | Entrada | Salida que revisar |
|---|---|---|
Preparar | RTL, restricciones, perfil objetivo y configuración del proyecto | Límite validado del proyecto y diagnóstico |
Verificar | Pruebas, aserciones, comportamiento esperado y runner seleccionado | Registros, fallos, cobertura y evidencia |
Implementar | Dispositivo objetivo, restricciones y cadena de herramientas del fabricante admitida | Informes y un artefacto específico del objetivo si se completa correctamente |
Desplegar | Artefacto compilado, conexión de placa y configuración del runtime | Estado de programación del dispositivo y preparación del runtime |
Observar | Carga de trabajo y método de medición | Registros, trazas, resultados y procedencia |
Dónde se ejecuta la implementación
La implementación puede ejecutarse en local, en infraestructura gestionada por el cliente o en un runner habilitado gestionado por Altifigence. Antes de empezar, comprueba el runner seleccionado, región, cadena de herramientas instalada, permiso de cuenta y archivos que se enviarán.
Qué conservar
Conserva la revisión o resumen criptográfico fuente, objetivo, restricciones, versiones de herramientas, runner, marcas de tiempo, informe de compilación, identidad del artefacto y resultado observado del runtime. Un esqueleto de proyecto generado es solo un punto de partida, no un dispositivo programado.
Prepara una referencia reproducible
Registra revisión de placa, referencia/encapsulado/grado de velocidad de la FPGA, tensión y fuentes de reloj.
Guarda RTL, restricciones, banco de pruebas y comportamiento esperado de reset/E/S bajo una misma revisión.
Ejecuta simulación e inspecciona aserciones, advertencias e intervalos pertinentes de formas de onda.
Selecciona una cadena de implementación del fabricante que admita el dispositivo exacto y las licencias IP necesarias.
Comprueba restricciones de reloj, pines y temporización antes de implementar; los relojes o pines sin resolver requieren revisión.
Revisa la implementación antes de programar
Lee utilización, informes de reloj/temporización, rutas sin restricciones, asignaciones E/S y advertencias graves. Confirma que el artefacto producido de programación coincide con la revisión fuente, dispositivo objetivo y restricciones. Un recuento genérico de celdas o análisis estructural DDS es útil antes en el flujo, pero no puede sustituir estos informes específicos del objetivo.
Comprueba la placa en ejecución
Sigue las instrucciones de alimentación y programación del fabricante de la placa. Confirma el dispositivo conectado exacto antes de cargar un artefacto y después prueba reset, reloj, E/S básica y una carga de trabajo conocida. Registra el hash del artefacto programado y la salida real. Mide latencia, throughput o potencia con una carga de trabajo y método indicados; la simulación o síntesis por sí solas no aportan esas mediciones de placa.