Déploiement FPGA en périphérie
Suivez les étapes d’un projet RTL jusqu’à un FPGA de périphérie programmé.
Présentation
Un workflow FPGA en périphérie transforme le RTL revu en une compilation propre à une cible, programme la carte et vérifie la conception en fonctionnement.
Workflow
Étape | Entrée | Sortie à examiner |
|---|---|---|
Préparer | RTL, contraintes, profil cible et configuration du projet | Périmètre du projet validé et diagnostics |
Vérifier | Tests, assertions, comportement attendu et exécuteur sélectionné | Journaux, échecs, couverture et preuves |
Implémenter | Composant cible, contraintes et chaîne d’outils fournisseur prise en charge | Rapports et artefact propre à la cible en cas de réussite |
Déployer | Artefact compilé, connexion à la carte et configuration du runtime | État de programmation du composant et disponibilité du runtime |
Observer | Charge de travail et méthode de mesure | Journaux, traces, résultats et provenance |
Où s’exécute l’implémentation
L’implémentation peut s’exécuter en local, sur une infrastructure gérée par le client ou sur un exécuteur activé géré par Altifigence. Avant de lancer, vérifiez l’exécuteur sélectionné, la région, la chaîne d’outils installée, les permissions du compte et les fichiers envoyés.
Ce qu’il faut conserver
Conservez la révision ou l’empreinte source, la cible, les contraintes, les versions des outils, l’exécuteur, les horodatages, le rapport de compilation, l’identité de l’artefact et le résultat observé en fonctionnement. Un squelette de projet généré n’est qu’un point de départ, pas un composant programmé.
Préparer une référence reproductible
Consignez la révision de la carte, la référence/le boîtier/le grade de vitesse du FPGA, la tension et les sources d’horloge.
Enregistrez RTL, contraintes, banc de test et comportement attendu de réinitialisation/E/S sous une même révision.
Exécutez la simulation et inspectez les assertions, avertissements et intervalles pertinents des formes d’onde.
Sélectionnez une chaîne d’outils d’implémentation fournisseur prenant en charge le composant exact et les licences IP requises.
Vérifiez les contraintes d’horloge, de broches et de timing avant l’implémentation ; les horloges ou broches non résolues exigent une revue.
Examiner l’implémentation avant la programmation
Lisez l’utilisation des ressources, les rapports d’horloge/timing, les chemins non contraints, les affectations d’E/S et les avertissements graves. Confirmez que l’artefact de programmation produit correspond à la révision source, au composant cible et aux contraintes. Un nombre générique de cellules ou une analyse structurelle DDS est utile plus tôt dans le flux mais ne peut pas remplacer ces rapports propres à la cible.
Vérifier la carte en fonctionnement
Suivez les instructions d’alimentation et de programmation du fournisseur de la carte. Confirmez le composant connecté exact avant de charger un artefact, puis testez la réinitialisation, l’horloge, les E/S de base et une charge connue. Consignez l’empreinte de l’artefact programmé et la sortie réelle. Mesurez latence, débit ou puissance avec une charge et une méthode indiquées ; la simulation ou la synthèse seule ne fournit pas ces mesures sur carte.