엣지 FPGA 배포
RTL 프로젝트에서 edge FPGA 프로그래밍까지의 단계를 따라갑니다.
개요
edge FPGA 워크플로는 검토한 RTL로 대상 보드용 빌드를 만들고, 보드를 프로그래밍한 뒤 실제 동작을 확인합니다.
워크플로
단계 | 입력 | 확인할 결과 |
|---|---|---|
준비 | RTL, 제약 조건, 대상 프로파일 및 프로젝트 구성 | 검증된 프로젝트 입력과 진단 결과 |
확인 | 테스트, 어설션, 예상 동작 및 선택된 러너 | 로그, 실패, 커버리지 및 결과 기록 |
구현 | 대상 디바이스, 제약 조건, 지원되는 벤더 툴체인 | 성공적인 보고서 및 대상 특정 아티팩트 |
배포 | 빌드된 아티팩트, 보드 연결, 런타임 설정 | 장치 프로그래밍 상태 및 런타임 준비 상태 |
자세히 보기 | 작업량 및 측정 방법 | 로그, 추적, 결과 및 출처 |
구현 실행 위치
구현은 로컬, 고객 관리형 인프라, 활성화된 Altifigence 관리형 러너에서 실행할 수 있습니다. 시작하기 전에 선택한 러너와 리전, 설치된 툴체인, 계정 권한, 전송할 파일을 확인하세요.
보관할 정보
소스 revision 또는 digest, 대상, 제약 조건, 도구 버전, 러너, 실행 시간, 빌드 보고서, 아티팩트 ID, 런타임 결과를 보관하세요. 생성된 프로젝트 뼈대는 시작점일 뿐 프로그래밍된 디바이스가 아닙니다.
재현 가능한 기준 준비
보드 버전·FPGA 부품/패키지/속도 등급·전압·클록 소스를 기록합니다.
RTL·제약·테스트벤치·예상 리셋/I/O 동작을 같은 버전으로 저장합니다.
시뮬레이션 후 assertion·경고·관련 파형 구간을 확인합니다.
정확한 장치·필요한 IP 라이선스를 지원하는 공급자 구현 도구 체인을 선택합니다.
구현 전에 클록·핀·타이밍 제약을 확인하고 미해결 항목을 검토합니다.
장치 프로그래밍 전 구현 검토
이용률·클록/타이밍 보고서·제약 없는 경로·I/O 배정·주요 경고를 확인하세요. 생성된 프로그래밍 파일이 소스 버전·대상 장치·제약과 일치하는지 확인합니다. 일반 셀 수·DDS 구조 분석은 앞 단계에서 유용하지만 대상별 보고서를 대신할 수는 없습니다.
실제 보드 동작 확인
보드 공급자의 전원·프로그래밍 안내를 따르세요. 산출물을 올리기 전에 연결된 장치를 확인하고 리셋·클록·기본 I/O·알려진 워크로드를 시험합니다. 프로그래밍한 산출물의 해시·실제 출력을 기록하세요. 지연·처리량·전력은 워크로드·방법을 명시해 측정하며 시뮬레이션·합성만으로 보드 실측값을 얻을 수는 없습니다.