एज FPGA डिप्लॉयमेंट

अवलोकन

एज FPGA वर्कफ़्लो में समीक्षा किए गए RTL से लक्ष्य के लिए विशिष्ट बिल्ड तैयार होता है, बोर्ड प्रोग्राम किया जाता है और चल रहे डिज़ाइन की जाँच होती है।

वर्कफ़्लो

कार्यान्वयन कहाँ चलता है

कार्यान्वयन स्थानीय रूप से, ग्राहक द्वारा प्रबंधित इंफ़्रास्ट्रक्चर पर या सक्षम Altifigence-प्रबंधित रनर पर चल सकता है। शुरू करने से पहले चुना गया रनर, क्षेत्र, इंस्टॉल की गई टूलचेन, खाते की अनुमति और भेजी जाने वाली फ़ाइलें जाँचें।

क्या सँभालकर रखें

सोर्स रिविज़न या डाइजेस्ट, लक्ष्य, कंस्ट्रेंट, टूल संस्करण, रनर, टाइमस्टैम्प, बिल्ड रिपोर्ट, आर्टिफ़ैक्ट की पहचान और देखा गया रनटाइम परिणाम सँभालकर रखें। जनरेट किया गया प्रोजेक्ट ढाँचा केवल शुरुआत है, प्रोग्राम किया हुआ डिवाइस नहीं।

दोहराई जा सकने वाली आधार स्थिति तैयार करें

1. बोर्ड रिविज़न, FPGA पार्ट/पैकेज/स्पीड ग्रेड, वोल्टेज और क्लॉक स्रोत दर्ज करें।

2. RTL, कंस्ट्रेंट, टेस्टबेंच और अपेक्षित रीसेट/I/O व्यवहार एक रिविज़न में सेव करें।

3. सिमुलेशन चलाएँ और असर्शन, चेतावनियाँ तथा वेवफ़ॉर्म के संबंधित अंतराल देखें।

4. ऐसी वेंडर कार्यान्वयन टूलचेन चुनें जो सटीक डिवाइस और आवश्यक IP लाइसेंस का समर्थन करती हो।

5. कार्यान्वयन से पहले क्लॉक, पिन और टाइमिंग कंस्ट्रेंट जाँचें; अनसुलझे क्लॉक या पिन की समीक्षा ज़रूरी है।

प्रोग्रामिंग से पहले कार्यान्वयन की समीक्षा करें

उपयोग, क्लॉक/टाइमिंग रिपोर्ट, बिना कंस्ट्रेंट वाले पथ, I/O असाइनमेंट और गंभीर चेतावनियाँ पढ़ें। पुष्टि करें कि बना हुआ प्रोग्रामिंग आर्टिफ़ैक्ट सोर्स रिविज़न, लक्ष्य डिवाइस और कंस्ट्रेंट से मेल खाता है। सामान्य सेल संख्या या DDS संरचनात्मक विश्लेषण पहले के चरणों में उपयोगी है, लेकिन इन लक्ष्य-विशिष्ट रिपोर्ट का विकल्प नहीं है।

चल रहे बोर्ड की जाँच करें

बोर्ड वेंडर के पावर और प्रोग्रामिंग निर्देशों का पालन करें। आर्टिफ़ैक्ट लोड करने से पहले कनेक्ट किए गए सटीक डिवाइस की पुष्टि करें, फिर रीसेट, क्लॉक, मूल I/O और ज्ञात वर्कलोड जाँचें। प्रोग्राम किए गए आर्टिफ़ैक्ट का हैश और वास्तविक आउटपुट दर्ज करें। बताए गए वर्कलोड और तरीके के साथ लेटेंसी, थ्रूपुट या पावर मापें; केवल सिमुलेशन या सिंथेसिस से बोर्ड के ये माप नहीं मिलते।