エッジ FPGA へのデプロイ
RTL プロジェクトから、書き込み済みのエッジ FPGA までの各段階をたどります。
概要
エッジ FPGA のワークフローは、レビュー済み RTL を対象固有のビルドに変換し、基板に書き込み、動作する設計を確認します。
ワークフロー
段階 | 入力 | 確認する出力 |
|---|---|---|
準備 | RTL、制約、ターゲットプロファイル、プロジェクト設定 | 検証済みのプロジェクト境界と診断 |
検証 | テスト、アサーション、期待する動作、選択したランナー | ログ、失敗、カバレッジ、証拠 |
実装 | 対象デバイス、制約、対応するベンダーツールチェーン | レポートと、成功時の対象固有の成果物 |
デプロイ | ビルド済み成果物、基板接続、ランタイム設定 | デバイスの書き込み状態とランタイムの準備状況 |
観測 | ワークロードと測定方法 | ログ、トレース、結果、来歴 |
実装の実行場所
実装は、ローカル、顧客管理のインフラ、有効な Altifigence 管理ランナーで実行できます。開始前に、選択したランナー、リージョン、インストール済みツールチェーン、アカウント権限、送信されるファイルを確認してください。
保持する情報
ソースリビジョンまたはダイジェスト、対象、制約、ツールバージョン、ランナー、タイムスタンプ、ビルドレポート、成果物の識別情報、観測した実行結果を保持します。生成されたプロジェクトの雛形は出発点にすぎず、書き込み済みデバイスではありません。
再現可能な基準を準備する
基板リビジョン、FPGA の部品／パッケージ／スピードグレード、電圧源、クロック源を記録します。
RTL、制約、テストベンチ、期待するリセット／I/O 動作を、1 つのリビジョンに保存します。
シミュレーションを実行し、アサーション、警告、関連する波形区間を確認します。
正確なデバイスと必要な IP ライセンスに対応する、ベンダー実装ツールチェーンを選びます。
実装前に、クロック、ピン、タイミングの制約を確認します。未解決のクロックやピンにはレビューが必要です。
書き込み前に実装をレビューする
使用率、クロック／タイミングレポート、未制約パス、I/O 割り当て、重大な警告を読みます。生成された書き込み成果物が、ソースリビジョン、対象デバイス、制約と一致することを確認してください。一般的なセル数や DDS の構造解析は、フローの前段では有用ですが、これらの対象固有のレポートの代わりにはなりません。
動作中の基板を確認する
基板ベンダーの電源と書き込みの手順に従います。成果物を読み込む前に、接続された正確なデバイスを確認し、リセット、クロック、基本 I/O、既知のワークロードをテストします。書き込んだ成果物のハッシュと実際の出力を記録してください。ワークロードと方法を明記して、レイテンシー、スループット、電力を測定します。シミュレーションや合成だけでは、これらの基板測定値は得られません。