在 Windows 上跳至 RTL 宣告
在 Windows RTL 專案中，從訊號的使用位置開啟其宣告。
使用 Windows 版 Digital Design Studio 2.1.2.3。登入並開啟含有已儲存 Verilog 或 SystemVerilog 原始碼檔案的本機專案。
開啟宣告
在原始碼編輯器中，將游標放在同一模組內已宣告訊號的使用位置。
開啟編輯器的快顯功能表，選擇 移動 → 轉到定義。
查看編輯器所開啟位置的宣告。
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