在 Windows 上浏览 RTL 大纲

在 Windows 上查找当前文件中的信号或实例，并打开其源代码行。

使用 Windows 版 Digital Design Studio 2.1.2.3。打开并选中本地项目中的 Verilog 或 SystemVerilog 源文件。

打开大纲

  1. 按 Ctrl+Shift+P 打开命令面板，然后运行 显示大纲。

  2. 在右侧面板中展开模块，查看其输入、输出、内部信号和实例。

  3. 选择信号或实例所在的行，让编辑器跳转到其声明行。

搜索当前文件的大纲

  1. 在大纲面板的搜索框中输入部分名称。

  2. 选择匹配的信号或实例所在的行，打开其源代码行。清除搜索内容，即可再次显示完整大纲。