Menggunakan vFactory: jelajahi fab dan ikuti desain hingga wafer

Buka vFactory

1. vFactory adalah area proses wafer dan fab di dalam Digital Design Studio, berdampingan dengan DDS dan ALcad.

2. Di menu produk, pilih vFactory → Wafer Process & Fab; adegan fab aktif secara default.

3. Antarmuka tersedia di Cloud serta aplikasi Windows dan Linux; tindakan berkas proyek bergantung pada host yang dipilih.

4. Mulai dari Reference fab, atau pilih Process models, Design to wafer, EUV calculation, atau EUV clip sesuai tugas.

5. Contoh referensi asli berisi 300 alat pada empat tingkat, dengan tata letak yang dapat disesuaikan antara 200–400 alat dan asumsi yang dinyatakan untuk nilai numeriknya.

Buka vFactory dari menu produk.

Berjalan dan memilih tampilan

1. Gunakan 2D map, 3D map, Top view, Walk, atau Dollhouse untuk memeriksa fab.

2. Di Walk, fokuskan viewport dan gunakan W/S untuk maju/mundur, A/D untuk bergerak ke samping, dan Shift untuk berlari.

3. Seret pada tampilan 3D untuk melihat sekeliling.

4. Dekati pintu dan tekan E; pintu tertutup, dinding, dan peralatan menghalangi rute berjalan.

5. Di Stairs / elevator, pilih Destination level dan Connection, gunakan Walk to connection, lalu Change level setelah tiba.

6. Berjalanlah ke area EUV dan dekati pemindai hingga Look inside · EUV scanner {number} muncul.

Berjalanlah melalui fab referensi dan dekati laboratorium EUV.

Jalankan simulasi dan putar ulang lot

1. Di Process models, pilih Seeded fab simulation (v2), tinjau input model, dan gunakan Run simulation jika tersedia.

2. Model dan seed yang sama menghasilkan ulang proses yang sama; waktu, kegagalan, pemeliharaan, dan pengelompokan batch berasal dari model yang disediakan.

3. Untuk proses selesai dengan peristiwa yang tercatat, gunakan Play simulation, Pause simulation, Restart playback, dan Playback speed, dari 1× hingga 100,000×.

4. Pilih lot atau cari ID persisnya untuk memeriksa status yang tercatat pada waktu simulasi terpilih; pilih alat secara terpisah untuk memeriksa statusnya.

5. Jalur simulasi default yang dirilis memutar ulang lot dan status alat yang tercatat; jalur ini tidak menghasilkan peristiwa kendaraan AMHS atau memutar ulang kendaraan OHT. Tata letak rel saja tidak membuat simulasi kendaraan.

Periksa lot terpilih saat memutar ulang rekaman fab.

Periksa pemindai dan perhitungan EUV

1. Pilih Look inside · EUV scanner {number} di Walk untuk membuka laboratorium struktur, lalu gunakan Close inside view atau Escape untuk kembali.

2. Perhatikan Reconstruction · assumptions: struktur menggunakan informasi publik dan dimensi asumsi, bukan CAD manufaktur.

3. Di EUV calculation, tinjau preset yang dapat diedit dan pilih Calculate EUV untuk memeriksa anggaran daya dan foton dari sumber ke wafer.

4. Perlakukan kecepatan pemindaian, wafer per jam, dan hasil optik sebagai perhitungan yang belum dikalibrasi dengan asumsi berlabel, bukan throughput peralatan yang terukur.

5. Penyapuan 12.5–14.5 nm mempertahankan indeks optik 13.5 nm tetap; ini bukan spektrum terukur atau model dispersi.

Periksa rekonstruksi pemindai EUV beserta label asumsinya.

Baca anggaran cahaya EUV berdasarkan asumsi.

Kirim desain dan baca wafer virtual

1. Di penampil GDS DDS pada proyek Cloud yang mendukungnya, pilih "Kirim ke vFactory" untuk struktur yang diproyeksikan guna membuka "Dari desain ke wafer" dengan desain tersebut; tidak ada yang dijalankan sampai Anda memilih "Jalankan dari desain ke wafer".

2. Penyerahan dimulai dengan satu lot berisi 25 wafer; pilih "Rute pabrik acuan", tinjau jumlah lot, jumlah wafer, dan interval pelepasan sebagai asumsi yang dapat diedit, lalu gunakan "Hitung pratinjau" untuk memeriksa peta wafer dan perkiraan yield sebelum menjalankan.

3. Peta wafer 300 mm menggunakan batas GDS untuk ukuran die serta mencakup jarak scribe dan pengecualian tepi.

4. Bandingkan perkiraan yield Poisson, Murphy, dan binomial negatif dengan asumsi kerapatan cacat yang ditampilkan; ini perkiraan, bukan jumlah die baik yang diukur.

5. Baca Lot completion and delivery sebagai detik sejak simulasi dimulai; lot yang belum selesai tidak memiliki perkiraan penyelesaian atau pengiriman, dan pengiriman keseluruhan memerlukan semua lot yang diminta selesai.

Sampai desain tiba, Dari desain ke wafer menunjukkan bahwa tidak ada sumber desain, bersama asumsi yang dapat diedit. Hitung pratinjau dan Jalankan dari desain ke wafer tetap tidak tersedia.

Baca peta wafer, asumsi yield, dan pengiriman lot hasil simulasi.

6. Gunakan Follow lot in 3D untuk lot yang baru disimulasikan; penyelesaian atau pemilihan lot lain menghentikan pelacakan, dan berkas ringkasan yang dibuka kembali tidak berisi peristiwa pemutaran ulang.

7. Penyerahan baru dari DDS menautkan kelas ISO dan aliran udara ke bawah ke slider lingkungan fab; input yang diimpor atau dibuka kembali mempertahankan asumsinya sendiri hingga ditautkan secara eksplisit.

Periksa input Design to wafer dan pertahankan tautan kelas ISO serta aliran udara ke bawah dengan slider lingkungan fab.

8. Mengubah slider yang ditautkan tersebut menghitung ulang konsentrasi, D0 lingkungan, yield, dan perkiraan die baik tanpa menjalankan ulang fab; simpan hasil yang direvisi secara eksplisit jika penyimpanan proyek didukung.

9. Kelas ISO adalah proksi konsentrasi partikel, bukan distribusi terukur atau sertifikasi; aliran udara ke bawah merupakan bagian dari asumsi deposisi yang belum dikalibrasi.

10. Suhu, kelembapan, tekanan, dan getaran tidak memiliki efek partikel, cacat, yield, atau termal yang dimodelkan.

Impor berkas Anda sendiri

1. Untuk pratinjau tata letak, gunakan Fab setup → Import fab layout dengan berkas JSON fab-model/v1 atau fab-model/v2 yang lengkap.

2. Untuk konversi data sumber, pilih Import fab data dalam model v2 berbasis seed dan tinjau Import diagnostics sebelum menjalankan; semantik sumber yang tidak lengkap atau tidak didukung harus diselesaikan terlebih dahulu.

3. Pengimpor berkas sumber menerima berkas .asd, .xlsx, .cf, .os, .pr, .rw, .ts, .vr, .rte, .txt, dan .csv yang didukung, ditambah options.def, dengan maksimum 64 berkas, 32 MiB per berkas, dan total 64 MiB.

4. Design to wafer secara terpisah menerima paket JSON sumber DDS/tapeout serta input durasi perakitan/pengujian opsional; impor JSON-nya dibatasi hingga 1 MiB.

5. Dapatkan sendiri dataset eksternal yang hanya dapat diimpor; produk tidak menyertakan dataset tersebut, dan contoh fab yang disediakan bersifat sintetis.

6. Tur eksternal, rekaman, dan halaman vendor hanya merupakan referensi untuk dilihat; tangkapan layar, video, CAD, dan logonya tidak disertakan sebagai aset fab.

Batasan yang perlu diperhatikan

1. Pada desktop Linux, jalur cadangan WebGL2 menggunakan tingkat Low; jika WebGPU maupun WebGL2 tidak dapat digunakan, fab menampilkan denah 2D berskala sebenarnya.

2. EUV clip menghitung citra udara thin-mask secara lokal; pencitraan Cloud tidak tersedia dalam rilis yang dipublikasikan, jadi gunakan pembagian tile lokal sesuai batas perangkat.

3. Penampil struktur EUV menjelaskan rekonstruksi struktur optik, dan sinar ilustrasinya bukan simulasi elektromagnetik, pencitraan, termal, atau getaran.

4. Waktu siklus dan pengiriman fab, perkiraan yield, dan anggaran EUV adalah hasil model dengan asumsi, bukan persetujuan manufaktur atau janji pengiriman nyata.

5. Catatan rilis mencatat pertumbuhan memori GPU bersama pada Intel Iris Xe setelah berulang kali membuka tampilan dalam EUV atau beralih kualitas Medium/Low.